Add some pipeline/DSP entities

Update STM tests

Make naming convention more consistent

Stall synching FIFO until both ends leave reset

Separate resets in synchronizing FIFO

Clean up clock synchronization utilities

Add reset logic and update clock syncs

Use Gray counters in clock domain crossing FIFO

Remove unnecessary clock synchronization

Remove old commented code

Add USB mux to support STM and EPP together

Add STM interface and host test program

Add clock domain crossers

This is an initial commit, but there are some problems here.

The FIFO should be using Gray code for the pointers to prevent data
races between bits when sending the pointers across clock domains.

Both the FIFO and synchronizers need reset logic as well.

Add default value to reset input on POR block

Add simulated STM host

Add byte queue to simulation utility package

Add gate input to assert_setuphold

Fix screen scrolling in writer test program

Add push, pop, and pc set commands to emulator

Add blinking cursor to writer test program

Update writer test program with cursor

Add breakpoints and memory dumps to emulator

Add divmod routine and test within emulator

Add binary artifiacts to .gitignore

Add vim swp files to .gitignore

Commit progress on vga_console

Add emulator with mul_uu test

Use local labels and fix duplicated label

Add local labels and error on label redefinition

Add PS2 keyboard handling and remove old source

Add multi-file assembly project

Add clarifying comment to assembler

Update CPU0 assembler

* Add support for multi-file builds
* Add line tracking for error messages
* Add case sensitivity
* Add support for negative byte-values

Fix PS2 interface interrupt and error flags

Fix color-during-blank bug in vga tiler

Adjust VGA vert timing and change sync polarity

Add VGA console print and memory subroutines

Add map file to .gitignore

Add IO test assembly program for CPU0

Fix step and run bugs in jtag debugger

Add mapfile generation to CPU0 assembler

Clean up unused signals in UART

Update Wishbone debug entity

Add arguments to jtag debug utility

Switch full-system sim test to latest CPU0

Add sparse array to simulated RAM

Swap file endianness to little for simulated flash

Add JTAG debugging to CPU0

Drive Wishbone bridge with state machine

Add default output reg value to jtag for sims

Add missing signal to sensitivity list

Add JTAG USERn registers and test to utility lib

Remove old test programs

Add autoerase to digdude

Add shift instructions to CPU0

Fix whitespace

Add performance testing experiment

Add lil experiments, as a treat

Add clock-optimized version of CPU0 project

Remove debug signals from CPU0 project

Add Wisbhone register bridge

Add attempt at resource-optimized CPU

Add updated host controller

Add host regs with SRL clock divider

Add clock enable to seven-seg-mux

Remove default test data from VGA screen buffer

Use SRLs for watchdog timer in PS2 controler

Update for optimized version of CPU0 project

Create copy of PS2 host for optimization

Swap out the FIFOs, that's an easy win to start

Update hardware test for nexys2 memctrl

Update ps2 tests to point at renamed entities

Organize utility library

Organize simulation library

Remove deprecated entities

Remove deprecated sim_memory

Update UART hardware test and baud rate comment

Update with lots of work, need to organize

Add RO simulated flash and simulation utilities

Remove debug print

Add scripts to single-step cpu from host

Update test programs

Update project

* Add single stepping back to CPU
* Separate flash and RAM cyc signals
* Add timers
* Fix interrupt bug

Add align assembler directive

Separate CYC for flash and ram in mem controller

Move power-on-reset into host_ctrl

Add new Wishbone address mapper

Update cpu0 test programs

Remove trailing whitespace

Add Wishbone docs to cpu and remove debug signals

Add documentation to VGA interface

Add Wishbone datasheet to RS232 UART

Add more documentation for PS2 and RS232 ifaces

Add documentation in nexys2 library

Add license

Initial commit