Switch full-system sim test to latest CPU0

Add sparse array to simulated RAM

Swap file endianness to little for simulated flash

Add JTAG debugging to CPU0

Drive Wishbone bridge with state machine

Add default output reg value to jtag for sims

Add missing signal to sensitivity list

Add JTAG USERn registers and test to utility lib

Remove old test programs

Add autoerase to digdude

Add shift instructions to CPU0

Fix whitespace

Add performance testing experiment

Add lil experiments, as a treat

Add clock-optimized version of CPU0 project

Remove debug signals from CPU0 project

Add Wisbhone register bridge

Add attempt at resource-optimized CPU

Add updated host controller

Add host regs with SRL clock divider

Add clock enable to seven-seg-mux

Remove default test data from VGA screen buffer

Use SRLs for watchdog timer in PS2 controler

Update for optimized version of CPU0 project

Create copy of PS2 host for optimization

Swap out the FIFOs, that's an easy win to start

Update hardware test for nexys2 memctrl

Update ps2 tests to point at renamed entities

Organize utility library

Organize simulation library

Remove deprecated entities

Remove deprecated sim_memory

Update UART hardware test and baud rate comment

Update with lots of work, need to organize

Add RO simulated flash and simulation utilities

Remove debug print

Add scripts to single-step cpu from host

Update test programs

Update project

* Add single stepping back to CPU
* Separate flash and RAM cyc signals
* Add timers
* Fix interrupt bug

Add align assembler directive

Separate CYC for flash and ram in mem controller

Move power-on-reset into host_ctrl

Add new Wishbone address mapper

Update cpu0 test programs

Remove trailing whitespace

Add Wishbone docs to cpu and remove debug signals

Add documentation to VGA interface

Add Wishbone datasheet to RS232 UART

Add more documentation for PS2 and RS232 ifaces

Add documentation in nexys2 library

Add license

Initial commit